Modelsim SE是一款非常強(qiáng)大的HDL語言仿真軟件，它能提供友好的仿真環(huán)境，他有se、de、pe等多個(gè)版本，WinWin7下載為大家?guī)淼木褪撬械陌姹竟δ茏顝?qiáng)速度最快的這款—Modelsim SE 10.5a，該版本全面支持VHDL和Verilog語言的IEEE 標(biāo)準(zhǔn)，支持C/C++功能調(diào)用和調(diào)試e-level）的代碼。這款語言仿真軟件采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)、和單一內(nèi)核仿真技術(shù)。本文中winwin78給大家分享的Modelsim SE自帶破解補(bǔ)丁，下面給大家分享一下安裝與破解方法！

主要特點(diǎn)：

· RTL和門級(jí)優(yōu)化，本地編譯結(jié)構(gòu)，編譯仿真速度快，跨平臺(tái)跨版本仿真；
· 單內(nèi)核VHDL和Verilog混合仿真；
· 源代碼模版和助手，項(xiàng)目管理；
· 集成了性能分析、波形比較、代碼覆蓋、數(shù)據(jù)流ChaseX、Signal Spy、虛擬對(duì)象Virtual Object、Memory窗口、Assertion窗口、源碼窗口顯示信號(hào)值、信號(hào)條件斷點(diǎn)等眾多調(diào)試功能；
· C和Tcl/Tk接口，C調(diào)試；
· 對(duì)SystemC的直接支持，和HDL任意混合；
· 支持SystemVerilog的設(shè)計(jì)功能；
· 對(duì)系統(tǒng)級(jí)描述語言的最全面支持，SystemVerilog，SystemC，PSL；
· ASIC Sign off。
· 可以單獨(dú)或同時(shí)進(jìn)行行為（behavioral）、RTL級(jí)、和門級(jí)（gate-level）的代碼。

Modelsim SE安裝教程：

1、在本站下載并解壓，得到modelsim-win64-10.5-se.exe安裝程序和crak破解文件夾，雙擊主程序運(yùn)行安裝，點(diǎn)擊下一步

modelsim-win32-10.1b-se.exe（版本可有不同）
MentorKG.exe（用于破解）
atch_dll.bat（用于破解）

2、點(diǎn)擊瀏覽選擇安裝路徑，點(diǎn)擊下一步

3、點(diǎn)擊同意
4、正在安裝中，時(shí)間會(huì)比較長，耐心等待一會(huì)兒

5、創(chuàng)建桌面快捷方式，點(diǎn)擊是

6、需要重啟計(jì)算機(jī)，點(diǎn)擊是

7、選中Modelsim SE 10.5，右鍵，雙擊打開軟件安裝位置，將crak破解文件夾中的MentorKG.exe、mgls.dll以及patch64_dll.bat復(fù)制到軟件安裝目錄下的Win64文件夾內(nèi)

8、進(jìn)入安裝目錄下的win64 文件夾找到mgls.dll mgls64.dll兩個(gè)文件，右鍵點(diǎn)擊屬性，去掉只讀屬性。

9、運(yùn)行patch_dll.bat生成license文件后會(huì)自動(dòng)用記事本打開license.txt.生成的license.txt，保存在安裝目錄中

10、右鍵點(diǎn)擊我的電腦，點(diǎn)擊屬性>高級(jí)系統(tǒng)設(shè)置>高級(jí)>環(huán)境變量>新建，新建用戶環(huán)境變量【MGLS_LICENSE_FILE】，變量值為license放置的目錄，例如：【C:\modeltech64_10.5\win64\LICENSE.TXT】,點(diǎn)擊確定即可破解成功

特色

1、統(tǒng)一的混合語言模擬引擎，易于使用和性能
2、Verilog的原生支持，用于設(shè)計(jì)的SystemVerilog，VHDL和SystemC，用于有效驗(yàn)證復(fù)雜的設(shè)計(jì)環(huán)境
3、快速調(diào)試，易于使用，多語言調(diào)試環(huán)境
4、高級(jí)代碼覆蓋和分析工具，可實(shí)現(xiàn)快速覆蓋范圍
5、交互式和后期模擬調(diào)試可用，因此兩者都使用相同的調(diào)試環(huán)境
6、強(qiáng)大的波形比較，便于分析差異和錯(cuò)誤
7、統(tǒng)一覆蓋數(shù)據(jù)庫，具有完整的交互式和HTML報(bào)告和處理功能，可以在整個(gè)項(xiàng)目中理解和調(diào)試覆蓋范
8、與HDL Designer和HDL Author相結(jié)合，可實(shí)現(xiàn)完整的設(shè)計(jì)創(chuàng)建，項(xiàng)目管理和可視化功能

功能

1、高級(jí)代碼覆蓋率
ModelSim的高級(jí)代碼覆蓋功能和易用性降低了利用這一寶貴驗(yàn)證資源的障礙。
ModelSim高級(jí)代碼覆蓋功能為系統(tǒng)驗(yàn)證提供了有價(jià)值的指標(biāo)。 所有覆蓋信息都存儲(chǔ)在統(tǒng)一覆蓋數(shù)據(jù)庫（UCDB）中，該數(shù)據(jù)庫用于收集和管理高效數(shù)據(jù)庫中的所有覆蓋信息。 可以使用分析代碼覆蓋率數(shù)據(jù)的覆蓋率實(shí)用程序，例如合并和測(cè)試排名。 覆蓋結(jié)果可以交互式查看，模擬后或多次模擬運(yùn)行合并后查看。 代碼覆蓋度量可以按實(shí)例或設(shè)計(jì)單位報(bào)告，從而提供管理覆蓋數(shù)據(jù)的靈活性。
支持的覆蓋類型包括：
聲明報(bào)道
運(yùn)行期間執(zhí)行的語句數(shù)
分行報(bào)道
影響HDL執(zhí)行控制流的表達(dá)式和case語句
條件覆蓋
將分支上的條件分解為使結(jié)果為true或false的元素
表達(dá)范圍
與條件覆蓋相同，但涵蓋并發(fā)信號(hào)分配而不是分支決策
重點(diǎn)關(guān)注表達(dá)
以確定覆蓋結(jié)果的表達(dá)式的每個(gè)獨(dú)立輸入的方式呈現(xiàn)表達(dá)覆蓋率數(shù)據(jù)
增強(qiáng)的切換覆蓋范圍
在默認(rèn)模式下，計(jì)數(shù)從低到高和從高到低的轉(zhuǎn)換;在擴(kuò)展模式下，計(jì)算與X的轉(zhuǎn)換
有限狀態(tài)機(jī)覆蓋
州和州的過渡覆蓋范圍
2、混合HDL仿真
ModelSim將仿真性能和容量與模擬多個(gè)模塊和系統(tǒng)以及實(shí)現(xiàn)ASIC門級(jí)別簽核所需的代碼覆蓋和調(diào)試功能相結(jié)合。 全面支持Verilog，SystemVerilog for Design，VHDL和SystemC為單語言和多語言設(shè)計(jì)驗(yàn)證環(huán)境提供了堅(jiān)實(shí)的基礎(chǔ)。 ModelSim易于使用且統(tǒng)一的調(diào)試和仿真環(huán)境為當(dāng)今的FPGA設(shè)計(jì)人員提供了他們不斷增長的高級(jí)功能以及使他們的工作高效的環(huán)境。
3、有效的調(diào)試環(huán)境
ModelSim調(diào)試環(huán)境為Verilog，VHDL和SystemC提供了廣泛的直觀功能，使其成為ASIC和FPGA設(shè)計(jì)的首選。
ModelSim通過智能設(shè)計(jì)的調(diào)試環(huán)境簡化了發(fā)現(xiàn)設(shè)計(jì)缺陷的過程。 ModelSim調(diào)試環(huán)境有效地顯示設(shè)計(jì)數(shù)據(jù)，以便分析和調(diào)試所有語言。
ModelSim允許在保存結(jié)果的仿真后以及實(shí)時(shí)仿真運(yùn)行期間使用許多調(diào)試和分析功能。例如，coverage查看器使用代碼覆蓋率結(jié)果分析和注釋源代碼，包括FSM狀態(tài)和轉(zhuǎn)換，語句，表達(dá)式，分支和切換覆蓋率。
信號(hào)值可以在源窗口中注釋并在波形查看器中查看，從而簡化了對(duì)象及其聲明之間以及訪問文件之間的超鏈接導(dǎo)航的調(diào)試導(dǎo)航。
可以在列表和波形窗口中分析競爭條件，增量和事件活動(dòng)?？梢暂p松定義用戶定義的枚舉值，以便更快地了解模擬結(jié)果。為了提高調(diào)試效率，ModelSim還具有圖形和文本數(shù)據(jù)流功能。
ModelSim與Mentor的旗艦?zāi)M器Questa®共享一個(gè)共同的前端和用戶界面。這使客戶可以輕松升級(jí)到Questa，因?yàn)樗麄冃枰叩男阅懿⒅С指呒?jí)驗(yàn)證功能。
Modelsim主要特點(diǎn)RTL和門級(jí)優(yōu)化，本地編譯結(jié)構(gòu)，編譯仿真速度快，跨平臺(tái)跨版本仿真；
單內(nèi)核VHDL和Verilog混合仿真；
源代碼模版和助手，項(xiàng)目管理；
集成了性能分析、波形比較、代碼覆蓋、數(shù)據(jù)流ChaseX、Signal Spy、虛擬對(duì)象Virtual Object、Memory窗口、Assertion窗口、源碼窗口顯示信號(hào)值、信號(hào)條件斷點(diǎn)等眾多調(diào)試功能；
C和Tcl/Tk接口，C調(diào)試；
對(duì)SystemC的直接支持，和HDL任意混合；
支持SystemVerilog的設(shè)計(jì)功能；
對(duì)系統(tǒng)級(jí)描述語言的最全面支持，SystemVerilog，SystemC，PSL；
ASIC Sign off。
可以單獨(dú)或同時(shí)進(jìn)行行為（behavioral）、RTL級(jí)、和門級(jí)（gate-level）的代碼。